Архитектура процессора вычисления дискретного косинусного преобразования для систем сжатия изображения по схеме losless-to-lossy

Аппаратные реализации блоков дискретного косинусного преобразования (ДКП) на арифметике с фиксированной запятой, известные как IntDCT [1] и BinDCT [2], требуют решения некоторых вопросов. Один из главных вопросов – выбор между реализацией преобразования на ПЛИС или реализацией на цифровом сигнальном процессоре (Digital Signal Processor, DSP). Каждая из реализаций имеет как свои плюсы, так и минусы. Одним из самых главных достоинств реализации на DSP является наличие специальных инструкций, используемых в DSP, в частности, возможность перемножения двух чисел за один такт. Поэтому с появлением DSP было снято ограничение на количество умножений в алгоритмах. С другой стороны, при реализации блока на ПЛИС можно не ограничивать себя разрядностью данных (в разумных пределах), имеется возможность параллельной обработки всех поступающих данных и реализации специализированных вычислительных ядер для различных задач. По сути, проектирование систем мультимедиа на ПЛИС напоминает проектирование схожих систем на логике малой и средней степени интеграции. Такая реализация имеет те же ограничения: относительно малое количество доступной памяти, необходимость проектировать базовые элементы конструкции (умножители, делители) и т. д. Именно неравнозначность операций сложения и умножения при реализации их на ПЛИС и обусловила поиски алгоритмов ДКП с наименьшим числом множителей. Однако даже этого недостаточно, поскольку структура умножителя во много раз сложнее структуры сумматора, что заставило искать способы преобразования без использования умножений вообще. В статье показано, как на основе целочисленного прямого и обратного ДКП и распределенной арифметики создать новую универсальную архитектуру декоррелирующего преобразования на ПЛИС типа FPGA без операций умножения для систем трансформационного кодирования изображений, которые работают по принципу lossless-to-lossy (L2L), и получить лучшие экспериментальные результаты по аппаратным ресурсам по сравнению с аналогичными системами сжатия.

1. Suzuki T. Integer DCT Based on Direct-Lifting of DCT-IDCT for Lossless-to-Lossy Image Coding. IEEE Transactions on image processing. November 2010;19(11):2958-2965.

2. Dang P.P. BinDCT and Its Efficient VLSI Architectures for Real-Time Embedded Applications. Journal of imaging science and technology. March/April 2005;49(2):124-137.

3. Suzuki T. Integer fast lapped transforms based on direct-lifting of DCTs for lossy-to-lossless image coding. EURASIP Journal on Image and Video Processing. 2013;1:1-9.

4. Suzuki T. Realization of lossless-to-lossy ima1ge coding compatible with JPEG standard by direct-lifting of DCT-IDCT. Proceedings of the 17th IEEE Intern. Conf. on Image Processing (ICIP’2010). Hong Kong. 26-29 Sept.; 2010: 389-392.

5. Chen Y.H. A High-Throughput and Area-Efficient Video Transform Core With a Time Division Strategy. IEEE Trans. VLSI Syst. 2014;22(11):2268-2277.

6. White S.A. Applications of Distributed Arithmetic to Digital Signal Processing: A Tutorial Review. IEEE ASSP Magazine. 1989;6(3):4-19.

7. Chen Y.H. High throughput DA-based DCT with high accuracy error-compensated adder tree. IEEE Trans. VLSI Syst. Apr. 2011;19(4):709-714.

8. Low-power and high-quality Cordic-based Loeffler DCT for signal processing. IET Circuit, Devices & System. December 2007;1:453-461.

9. Tumeo A. A pipelined fast 2D-DCT accelerator for FPGA-based SoCs. In Proc. IEEE Comput. SoC. Annu. Symp.VLSI. 2007: 331-336.