bsuirДоклады БГУИРDoklady BGUIR1729-76482708-0382БГУИР10.35596/1729-7648-2025-23-2-101-108bsuir-4117Research ArticleСтатьиИсследование аппаратной реализации нейронной сети прямого распространения для распознавания рукописных цифр на базе FPGAInvestigation of Hardware Implementation of a Feedforward Neural Network for Handwritten Digit Recognition Based on FPGAКривальцевичЕ. А.KrivalсevichE. A.

Студент

Минск

Egor A. Krivalcevich, Student

Minsk

ВашкевичМ. И.VashkevichM. I.

Вашкевич Максим Иосифович, д-р техн. наук, проф. каф. электронных вычислительных средств

220013, Минск, ул. П. Бровки, 6

Maxim I. Vashkevich, Dr.   Sci.   (Tech.),   Professor at the Electronic Computing Facilities Department

220013, Minsk, P. Brovki St., 6 

vashkevich@bsuir.byБелорусский государственный университет информатики и радиоэлектроникиBelarusian State University of Informatics and Radioelectronics202529042025232101108Copyright © Кривальцевич Е.А., Вашкевич М.И., 20252025Кривальцевич Е.А., Вашкевич М.И.Krivalсevich E.A., Vashkevich M.I.Данная работа распространяется под лицензией Creative Commons Attribution 4.0.This work is licensed under a Creative Commons Attribution 4.0 License.https://doklady.bsuir.by/jour/article/view/4117

Разработана аппаратная реализация на базе программируемых логических интегральных схем (ПЛИС) типа Field Programmable Gate Array однослойной нейронной сети прямого распространения для распознавания рукописных цифр. Исследовано влияние разрядности коэффициентов сети на точность распознавания и на аппаратные затраты ПЛИС. Обучение нейронной сети выполнялось с помощью базы рукописных цифр MNIST. Прототип нейронной сети был реализован в виде IP-ядра на отладочной плате ZYBO Z7. Разработанный прототип использовался для выполнения экспериментов с различной разрядностью представления коэффициентов нейронной сети. Построены графики точности распознавания и количества аппаратных ресурсов ПЛИС в зависимости от разрядности представления коэффициентов нейронной сети. Выполнен анализ полученных в результате обучения нейронной сети коэффициентов с использованием разложения на битовые плоскости. Показано, что для представления коэффициентов нейронной сети достаточно 5 разрядов, поскольку они содержат основную, усвоенную сетью, информацию, обеспечивая экономное расходование ресурсов ПЛИС и высокую точность распознавания (92,4 %).

A hardware implementation based on Field Programmable Gate Array (FPGA) of a single-layer feedforward neural network for handwritten digit recognition has been developed. The effect of the network coefficient bit depth on the recognition accuracy and FPGA hardware costs has been studied. The neural network was trained using the MNIST handwritten digit database. The neural network prototype was implemented as an IP core on the ZYBO Z7 debug board. The developed prototype was used to perform experiments with different bit depths of neural network coefficient representation. Graphs of recognition accuracy and the amount of FPGA hardware resources depending on the bit depth of neural network coefficient representation have been constructed. The coefficients obtained as a result of neural network training have been analyzed using decomposition into bit planes. It has been shown that 5 bits are sufficient to represent neural network coefficients, since they contain the main information learned by the network, ensuring economical use of FPGA resources and high recognition accuracy (92.4 %).

нейронная сетьраспознание рукописных цифрполносвязный слойMNISTFPGAбитовые плоскостиneural networkhandwritten digit recognitionfully connected layerMNISTFPGAbit planesReferencesMittal, S. A Survey of FPGA-Based Accelerators for Convolutional Neural Networks / S. Mittal // Neural Computing and Applications. 2020. Vol. 32, No 4. P. 1109–1139.Mittal S. (2020) A Survey of FPGA-Based Accelerators for Convolutional Neural Networks. Neural Computing and Applications. 32 (4), 1109–1139.Ahmad, A. FFConv: An FPGA-Based Accelerator for Fast Convolution Layers in Convolutional Neural Networks / А. Ahmad, M. A. Pasha // ACM Transactions on Embedded Computing Systems (TECS). 2020. Vol. 19, Iss. 2. P. 1–24.Ahmad A., Pasha M. A. (2020) FFConv: An FPGA-Based Accelerator for Fast Convolution Layers in Convolutional Neural Networks. ACM Transactions on Embedded Computing Systems (TECS). 19 (2), 1–24.FPGA Implementation of Hand-Written Number Recognition Based on CNN / D. Giardino [et al.] // International Journal on Advanced Science, Engineering and Information Technology. 2019. Vol. 9, No 1. P. 167–171.Giardino D., Matta M., Silvestri F., Spano S., Trobiani V. (2019) FPGA Implementation of Hand- Written Number Recognition Based on CNN. International Journal on Advanced Science, Engineering and Information Technology. 9 (1), 167–171.Common Visual Data Foundation [Electronic Resource]. Mode of access: https://github.com/cvdfoundation/mnist.Common Visual Data Foundation. Available: https:// https://github.com/cvdfoundation/mnist.Николенко, С. Глубокое обучение. Погружение в мир нейронных сетей / С. Николенко, А. Кадурин, Е. Архангельская. СПб.: Питер, 2019.Nikolenko S. I., Kadurin A. A., Arkhangelskaya E. V. (2019) Deep Learning. A Dive Into the World of Networks. Saint Petersburg, Peter Publishing House (in Russian).Samaragh, M. Customizing Neural Networks for Efficient FPGA Implementation / М. Samaragh, M. Ghasemzadeh, F. Koushanfar // IEEE Symposium on Field-Programmable Custom Computing Machines. USA: California, 2017. P. 85–92.Samaragh M., Ghasemzadeh M., Koushanfar F. (2017) Customizing Neural Networks for Efficient FPGA Implementation. IEEE Symposium on Field-Programmable Custom Computing Machines. USA, California. 85–92.

The authors declare that there are no conflicts of interest present.